搞芯片的人最近在聊一个拐点：摩尔定律没死，但“靠把晶体管做小来变强”这条路越来越不划算。8月29日发布的一份半导体深度报告把话挑明了——AI芯片性能提升的核心逻辑，正从“Transistor Scaling（晶体管微缩）”转向“System Scaling（系统级扩展）”。翻译过来：单颗die不够了，得把一堆die拼起来。
为什么会变道？因为AI的GPU越来越胖，die面积直奔曝光极限858平方毫米的Reticle Limit，再大良率掉、成本飞。于是行业把计算、I/O、缓存、HBM拆成多个小die，用先进封装异构集成。传统封装只管“保护芯片、引出脚”，现在变成了高密度互连的系统架构本身。报告的原话：先进封装从“后道工艺”升级成了System Scaling的底层平台。
眼下最红的是台积电CoWoS。它用硅中介层把GPU、逻辑die和HBM高密度焊在一起，成了AIGPU的标配。但报告的洞察是：CoWoS真正的壁垒不是某道封装工艺，而是台积电攒起的“Foundry+Advanced Packaging”完整生态——HBM、基板、设备、EDA全绑在一起，竞争已经从工艺升级成平台生态战。
下一代方向也已经露头。Intel的EMIB不用大硅中介层，只在基板嵌局部硅桥，推理和ASIC更省钱灵活；台积电的CoPoS更进一步“化圆为方”，从300毫米圆晶转向更大矩形Panel，塞进更多Chiplet和HBM；底层材料还在转向玻璃基板，尺寸更稳、翘曲更小。每一步都在绕开“单die太大”的老问题。
这轮变革最该看清的，是设备链的重构。封装变系统架构，键合（尤其混合键合）、量测检测、测试设备的价值和数量都水涨船高。对国产供应链来说，制程追不上的地方，先进封装和玻璃基板是另一条能发力、且还没被完全锁死的赛道。芯片战争的下半场，比的不再是“谁刻得最小”，而是“谁拼得最巧”。返回搜狐，查看更多